HCLTechの生成AI搭載Chip Designerで
高い効率性とイノベーションを実現
日進月歩の半導体開発において、チップ設計は年々複雑さを増しています。VLSI（Very Large-Scale Integration：超大規模集積回路）設計書には多くの場合複雑なデータが満載で、エンジニアは実際の設計や検証プロセスを開始する前に、最大80％の時間を費やして設計書を理解する必要があります。これは非効率な作業を生み出すだけでなく、市場投入までの時間を遅らせることにもなります。
HCLTechの生成AI搭載Chip Designerは、複雑な設計文書の解釈を自動化して、この課題に対処します。つまり、チップ設計者は次世代半導体設計のイノベーション推進に集中できます。このソリューションにより、設計サイクルを加速してエラーを最小限に抑えつつ、生産性を最適化して半導体チームのワークフローを変革できます。
チップ設計の未来を再定義
Chip Designerは、コード開発や検証を合理化し、半導体設計の自動化を支援することで、ロスレス抽出、完全な検証カバレッジ、ソフトウェアとハードウェアのスムーズな統合を実現します。
ロスレス文書理解
解析エージェントが、VLSIドキュメントから階層的なレジスタの詳細とハードウェアソフトウェア間のインターフェースを100%の忠実度で抽出します。
UVMベースの検証フレームワーク
機能検証エージェントが、dynamic stimuli（動的刺激）や機能スコアボードなど、包括的なUVMテストベンチをSystemVerilogで生成します。
RALスタイルのレジスタモデル
レジスタモデリング・エージェントが、レジスタのテストシーケンスを自動化し、検証カバレッジの向上を支援するために、構造化されたRALモデルを作成します。
アサーションベース（フォーマル）検証
SystemVerilogアサーションを生成してプロトコルのコンプライアンスを強化し、RTL検証フェーズの早い段階でコーナーケース違反を検出する、近い将来リリース予定のバージョンを開発中です。
プレシリコン＆ポストシリコン検証
ハードウェアエミュレーションとFPGAテストを使用して、製造前に低レベルドライバとHAL APIを検証したうえで実際のシリコンでテストを行い、製造時のハードウェア動作を確実なものにします。
ミックスドシグナルのビヘイビアモデリングと自動デバッグ
アナログビヘイビア・モデルの作成を自動化し、設計イテレーションのたびに手入力することなく設計プロセスを強化する、近い将来リリース予定のバージョンも開発中です。
トレンドとインサイト
The future trends shaping the semiconductor industry
In the first episode of the Chip Chat podcast series, Ameer Saithu, Executive Vice President, Semiconductor Business at HCLTech, explores the dynamic landscape of the semiconductor industry, the key drivers for its growth and how emerging technologies are poised to redefine the future of this sector
アナリストの評価
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HCLTechの生成AI搭載Chip Designerなら、効率性向上とコスト削減を実現しながら、チップ設計プロセスを加速できます。